Kaj je naslednje za strežnike čipov?

Na tokratni konferenci Hot Chips so bile najbolj zanimive objave o vrhunskih procesorjih. Ti so zasnovani za velike sisteme, ki temeljijo na Unixu, vendar prikazujejo, koliko moči lahko dajo današnji čipi višjega cenovnega razreda. Niso takšni sistemi, ki jih večina od nas vodi v naših korporacijskih strežniških regalih ali ki jih opazite v podatkovnih centrih velikega obsega, temveč so tisti, ki v velikih podjetjih ali morda v visokih podjetjih izvajajo kritične aplikacije, delovne računalniške situacije.

Vsako leto Hot Chips je prizorišče, kjer takšni žetoni dobijo podrobne predstavitve. Lani smo videli IBM Power 7+ in zNext, Fujitsujev SPARC64 X in Oracle SPARC T5, letos pa smo izvedeli več podrobnosti o z-seriji, Oracle-ovem SPARC M6, pa tudi o naslednikih v seriji IBM Power in Fujitsu SPARC X.

Najbolj očarljiv je bil IBM-ov Power8, ki bo imel 12 jeder, od katerih lahko vsaka poganja do osem niti, z 512KB SRAM nivoja 2 predpomnilnika na jedro (6MB skupaj L2) in 96MB deljenega vdelanega DRAM-a kot predpomnilnik nivoja 3. Deloma je sistem tako nenavaden nov pomnilniški čip Centaur, ki vsebuje 16 MB vdelane DRAM v predpomnilniku L4 in pomnilniški krmilnik. Vsak čip Power8 se lahko poveže na osem od teh (za skupno 96MB vdelanih DRAM L4 off-chip). Upoštevajte, da ima vsak Centaur tudi štiri hitra DDR vrata za skupno kapaciteto pomnilnika 1TB na vtičnico.

Power8 bo velik čip na 650 mm ² čipu, proizveden po IBM-ovem 22nm postopku SOI. (To je samo po sebi izjemno, saj je IBM morda edino podjetje, ki ta postopek trži.) V primerjavi s prejšnjo generacijo Power 7+, ki je bila izdelana v 32nm procesu SOI, bi moral Power8 imeti več kot dvakratno pasovno širino pomnilnika pri 230 GBps. IBM pravi, da bi moralo vsako jedro imeti 1, 6-kratno zmogljivost Power7 v aplikacijah z enim navojem in dvakrat večjo zmogljivost SMT (simetrično večnamensko).

IBM je s lastniškega vmesnika prešel na podporo za PCIe Gen 3 z lastnim procesorskim vmesnikom Coherence Attarence Attach (CAPI), ki omogoča, da imajo pospeševalci, kot so FPGA (v celoti programirani nizi vrat, ki se uporabljajo za pospeševanje določenih aplikacij), da imajo popolno skladnost predpomnilnika strojne opreme. In dejal je, da bo licenciral jedra kot del nedavno napovedanega konzorcija Open Power.

Družba je povedala, da so bili njeni tradicionalni kupci Power Systems banke, finančni odjemalci in veliki trgovci na drobno, vendar je govoril o prizadevanju za širitev uporabe, ki vključuje velike podatke in analitiko. IBM še ni napovedal razpoložljivosti izdelkov, v pogovoru pa je dejal, da ima "laboratorij, poln sistemov."

IBM je dal tudi več podrobnosti o svojem podsistemu zEC12, ki je bil lani predstavljen kot "zNext." Sistemska arhitektura, ki je zasnovana za uporabo v glavnih mestih z-series, vključuje do šest čipov centralnega procesorja (CP), povezanih s sistemskim krmilnikom (SC), vse skupaj na modulu z več čipi in ustvari eno vozlišče za sistem. (Vsak sistem ima lahko več vozlišč.) Vsak CP ima šest jeder 5, 5 GHz, vsaka ima svoj predpomnilnik L1 in L2 in 48MB skupnega predpomnilnika eDRAM L3 za skupno 2, 75 milijarde tranzistorjev na matri, ki meri 598 mm ², proizvedene na 32 nm SOI. SC ima 192Mb skupne L4 eDRAM in vmesnike za šest CP, na matri, ki meri 526 mm ², proizvedene tudi na 32nm SOI, uporablja 3, 3 milijarde tranzistorjev.

Družba je dejala, da je ta čip optimiziran za visoko virtualizirano okolje, velike obremenitve posameznih slik in visoko izmenjavo podatkov med procesorji. IBM je ugotovil, da mainframes ostajajo srce večine bankomatov, kreditnih kartic in velikih trgovin z živili.

Za sisteme Unix se Power običajno spopada z Intelovim Itaniumom, ki ni bil zastopan na letošnji razstavi, in pred SPARC-jevimi dizajni Oracle (na osnovi pridobitve Sonca) in Fujitsuja.

Oracle je predstavil svoj SPARC M6, ki uporablja isto jedro S3 kot prejšnji M5, ki je bil šestjedrni / 48 niti z zasnovo do 32 vtičnic, vendar bi moral obsegati do večjih modelov. M6 bo imel 12 jeder / 96 navojev z 48 MB predpomnilnika L3 in je zasnovan za povečevanje do 96 vtičnic, z uporabo čipa z imenom Bixby, ki deluje kot mostni čip, da bolje omogoči skladnost spomina med več vtičnicami. (Za "brezgluzivno" skaliranje lahko poveča do osem vtičnic brez posebne ladje.) Na primer trenutni sistem M5-32 vključuje 32 procesorjev M5 SPARC in 12 čipov Bixby. M6, ki ima 4, 27 milijarde tranzistorjev, bo prav tako izdelan po relativno standardnem 28 nm postopku CMOS.

Oracle je dejal, da je M6 uglašen za Oracleovo programsko opremo, vključno z osnovno programsko opremo in zlaganjem baz podatkov, pa tudi v podatkovnih bazah in aplikacijah v spominu.

Fujitsu je pokazal svoj SPARC64X +, njegov naslednik SPARC64 X. Tudi to se ne zdi velika sprememba; tako kot njegov predhodnik ima 16 jeder z dvema nitmi in 24 MB skupnega predpomnilnika ravni 2 in ima približno tri milijarde tranzistorjev na matri, ki merijo približno 600 mm ². Toda ponuja višjo zmogljivost, do 3, 5 GHz in veliko višje vrhunske zmogljivosti, Fujitsu pa zahteva 448 gigaflopov in 102 GBps pomnilnika. Meri do 64 vtičnic z uporabo gradnikov štirih procesorjev in dveh črtnih čipov (ki jih imenuje XB). Vsaka vtičnica lahko podpira do 1TB DRAM-a. Velika sprememba je, da so povezave med čipi zdaj veliko hitrejše.

Fujitsu je izjavil tudi, kaj je opisal kot "programsko opremo na čipih" motorjev, namenjenih pospeševanju specifičnih aplikacij, vključno s šifriranjem, knjižnicami decimalnih številk in obdelavo baz podatkov.

Tako Fujitsu kot Sun sta govorila o dolgoletnih izkušnjah pri oblikovanju čipov SPARC in se zavezala, da bodo še izboljšane.

Vsi ti procesorji so usmerjeni na razmeroma majhne rezine trga strežnikov. Pomislite pa na osnovno tehnologijo: podporo za 64 ali 96 vtičnic, s terabajtom pomnilnika na vtičnico, s stvarmi, kot je vgrajeni DRAM, hitrejše povezave in boljša skladnost. Vse skupaj je precej neverjetno in neverjetno močno.