Izzivi pri sestavljanju žetonov se soočajo z zakonom Moora

Vsakih nekaj let obstajajo zgodbe o tem, kako Mooreov zakon - koncept, da se število tranzistorjev na določenem območju podvoji na vsaki dve leti ali več - umira. Takšnih zgodb obstaja že desetletja, vendar še vedno vidimo, da se čipi z več tranzistorji vsakih nekaj let srečujejo, po načrtu.

Februarja je na primer predstavil 4, 3-milijardni tranzistorski čip Xeon E7v2 ali Ivytown na 541 kvadratnih milimetrskih matricah s svojim 22nm procesom. Pred desetletjem je bil Intelov vrhunski Xeon, znan kot Gallatin, 130 nm čip z 82 milijoni tranzistorjev na 555 kvadratnih milimetrskih matrih. To ni povsem v skladu s podvojitvijo na vsaki dve leti, vendar je blizu.

Seveda to ne pomeni, da bo še naprej delovala večno, in resnično, izdelava čipov bo doživela velike spremembe, ki vplivajo tako na proizvodnjo kot na oblikovanje čipov in vse to bo imelo trajne učinke na uporabnike.

Najbolj očitno je že dolgo jasno, da hitrosti takta ne postajajo hitrejše. Konec koncev je Intel leta 2004 predstavil čip Pentium, ki je deloval pri 3, 6 GHz; danes najnovejši Core i7 družbe deluje na 3, 5 GHz z največjo turbo hitrostjo 3, 9 GHz. (Seveda obstajajo nekateri, ki jih prehitevajo, vendar je vedno tako.)

Namesto tega so se oblikovalci odzvali tako, da so dodali več jeder čipom in povečali učinkovitost vsakega posameznega jedra. Danes je celo najnižji čip, ki ga lahko dobite za namizje ali prenosni računalnik, dvojedrni čip, štirijedrne različice pa so običajna. Tudi v telefonih vidimo veliko štirijedrnih in celo okta-jedrnih delov.

To je super za zagon več aplikacij hkrati (večopravilnost) ali za aplikacije, ki resnično lahko izkoristijo več jeder in niti, vendar večina aplikacij tega še vedno ne počne. Razvijalci, zlasti tisti, ki ustvarjajo orodja za razvijalce, so porabili veliko časa za izboljšanje svojih aplikacij z več jedri, vendar je še vedno veliko aplikacij, ki so večinoma odvisne od zmogljivosti z enim navojem.

Poleg tega razvijalci procesorjev vnesejo veliko več grafičnih jeder in druga specializirana jedra (na primer tista, ki kodirajo ali dešifrirajo video, šifrirajo ali dešifrirajo podatke) znotraj aplikacijskega procesorja, kar v večini industrije imenujejo heterogena obdelava. AMD, Qualcomm in MediaTek so ta koncept poganjali, kar ima za nekatere stvari veliko smisla. Vsekakor pomaga pri integraciji - čipi so manjši in imajo manj moči; in zdi se, da ima popoln smisel pri mobilnih procesorjih - kot je pristop big.LITTLE, ki ga je ARM uporabil tam, kjer združuje zmogljivejša, a bolj jedra jedra s tistimi, ki potrebujejo le malo energije. Za mnoge od nas je veliko čipov, ki za enako zmogljivost porabijo manj energije - in zato mobilnih naprav, ki se napolnijo dlje od baterije.

Uporaba ogromnega števila jeder - bodisi grafičnih jeder ali specializiranih x86 jeder - ima zagotovo velik vpliv na visoko zmogljivo računalništvo, kjer imajo stvari, kot so Nvidia Tesla plošče ali Intelov Xeon Phi (Knight's Corner) velik vpliv. Dejansko večina današnjih superračunalnikov uporablja enega od teh pristopov. A še vedno deluje le za določene vrste uporabe, predvsem za aplikacije predvsem za aplikacije, ki uporabljajo ukaze SIMD (eno navodilo, več podatkov). Za druge stvari ta pristop ne deluje.

In čipi ne morejo hitreje teči. Na strani proizvodnje obstajajo tudi druge ovire, da bi več tranzistorjev postavili matrico. V zadnjem desetletju smo videli različne vrste tehnik izdelave sekancev, ki se gibljejo od tradicionalne mešanice silicija, kisika in aluminija do novih tehnik, kot je "napeti silicij" (kjer inženirji raztezajo silicijeve atome) in nadomeščajo vrata z materiali iz kovinskih vrat z visokim številom K / in se v zadnjem času premikajo od tradicionalnih ravninskih vrat proti tridimenzionalnim vratom, imenovanim FinFETs ali "TriGate" v Intelovem jeziku. Prve dve tehniki zdaj uporabljajo vsi napredni izdelovalci čipov, livarne pa načrtujejo, da bodo uvedle FinFET v naslednjem letu ali približno po uvedbi Intel leta 2012.

Ena izmed možnosti se imenuje FD-SOI (popolnoma izčrpan silicij na izolatorju), tehnika, ki jo je posebej potisnila ST Microelectronics, ki uporablja tanko izolacijsko plast med silikonsko podlago in kanalom za boljši električni nadzor drobnih tranzistorjev, v teorija zagotavlja boljše delovanje in manjšo moč. Toda do zdaj se zdi, da nima skoraj zagona velikih proizvajalcev, kot jih imajo FinFET-ji.

V zadnjem času se Intel zelo dobro ukvarja s tem, kako zelo napreduje pri izdelavi čipov, in res je pred dvema letoma začel prodajati obsežno proizvodnjo svojih temeljnih mikroprocesorjev v svojem 22nm postopku s tehnologijo TriGate in načrtuje, da bo v drugi polovici dobavil 14 nm izdelke. letošnjega leta. Medtem pa velike livarne čipov načrtujejo, da bodo letošnje leto v proizvodnji 20 nm v obsegu z uporabo tradicionalnih ravninskih tranzistorjev s 14 ali 16 nm izdelki s FinFET-ovimi ploščicami za naslednje leto.

Intel je pokazal diapozitive, ki prikazujejo, kako daleč je na gostoti čipov, kot je ta od svojega analitičnega dne:

Vendar se livarne ne strinjajo. Sledi spodnji del zadnjega klica vlagateljev TSMC, ki pravi, da lahko vrzel zapre prihodnje leto.

Očitno bo le čas pokazal.

Medtem je pridobivanje manjših dimenzij težje s tradicionalnimi litografskimi orodji, ki se uporabljajo za jedkanje črt v silikonski čip. Potopna litografija, ki jo industrija uporablja že leta, je dosegla svojo mejo, zato se zdaj prodajalci obračajo na "dvojno vzorčenje" ali celo več prehodov, da bi dobili boljše dimenzije. Čeprav smo v zadnjem času opazili majhen napredek, še dolgo čaka dolgo pričakovani premik k ekstremni ultravijolični (EUV) litografiji, ki bi moral nuditi boljši nadzor.

Stvari, kot so FinFET in večkratno vzorčenje, pripomorejo k izdelavi čipov naslednje generacije, vendar z večjimi stroški. Številni analitiki pravzaprav trdijo, da stroški na tranzistorju pri 20 nm morda ne bodo izboljšali stroškov na 28 nm zaradi potrebe po dvojnem vzorčenju. A nove strukture, kot so FinFET, bodo verjetno tudi dražje, vsaj na začetku.

Kot rezultat tega mnogi izdelovalci čipov iščejo še bolj eksotične metode izboljšanja gostote, tudi če tradicionalne tehnike Moore's Law ne delujejo.

Bliskovni pomnilnik NAND uporablja najnaprednejšo tehnologijo procesov, tako da že naleti na resne težave z običajnim horizontalnim skaliranjem. Rešitev je ustvariti navpične NAND nize. Posamezne pomnilniške celice ne bodo manjše, a ker lahko toliko postavite drug na drugega - vse na isti substrat -, dobite veliko večjo gostoto v istem odtisu. Na primer, 16-slojni 3D NAND čip, proizveden po 40nm postopku, bi bil približno enakovreden običajnemu 2D NAND čipu, narejenemu na 10nm postopku (trenutno najbolj napreden proces, ki ga uporabljamo, je 16nm). Samsung pravi, da že izdeluje svoj V-NAND (Vertical-NAND), Toshiba in SanDisk pa bosta sledila temu, kar imenuje p-BiCS. Micron in SK Hynix prav tako razvijata 3D NAND, vendar se zdi, da bosta naslednjih nekaj let osredotočena na standardni 2D NAND.

Upoštevajte, da to ni isto kot zlaganje 3D čipov. Pomnilnik DRAM prav tako zadene steno za skaliranje, vendar ima drugačno arhitekturo, ki zahteva en tranzistor in en kondenzator v vsaki celici. Rešitev je v tem, da večkrat izdelane pomnilniške čipe DRAM zložimo drug na drugega, izvrtamo luknje skozi podlage in jih nato povežemo s tehnologijo, imenovano „silicon-vias“ (TSV). Končni rezultat je enak - večja gostota v manjši stopnji -, vendar je bolj napreden postopek pakiranja kot nov postopek izdelave. Industrija načrtuje, da bo s to isto tehniko pomnilnika postavila na vrh logike, ne le za obrezovanje odtisa, ampak tudi za izboljšanje zmogljivosti in zmanjšanje moči. Ena izmed rešitev, ki je dobila veliko pozornosti, je Micronova hibridna spominska kocka. Sčasoma lahko 3D zlaganje čipov uporabimo za ustvarjanje zmogljivih mobilnih čipov, ki združujejo CPU, pomnilnik, senzorje in druge komponente v enem samem paketu, vendar je še vedno veliko težav, ki jih je treba rešiti z izdelavo, testiranjem in delovanjem teh tako imenovanih heterogenih 3D-stake.

Toda naslednje generacije tehnik, o katerih so govorili izdelovalci čipov, so videti precej bolj eksotične. Na konferencah o čipih veliko slišite o usmerjenem samosestavljanju (DSA), v katerem se bodo novi materiali dejansko sestavili v osnovni vzorec tranzistorjev - vsaj za en sloj čipa. Zdi se malo kot znanstvena fantastika, vendar poznam številne raziskovalce, ki menijo, da to sploh ni daleč.

Medtem pa si drugi raziskovalci ogledujejo vrsto novih materialov - znanih kot III-V polprevodniki v bolj tradicionalnih slogih izdelave; medtem ko si drugi ogledujejo različne strukture polprevodnikov za dopolnitev ali nadomestitev FinFET-ov, kot so nanowires.

Druga metoda zmanjšanja stroškov je izdelava tranzistorjev na večji rezini. Industrija je šla skozi takšne prehode, preden se je pred približno desetletjem premaknila z rezin od 200 mm na rezine 300 mm (premera približno 12 centimetrov). Zdaj se veliko govori o prehodu na rezine 450 mm, večina velikih proizvajalcev rezin in dobaviteljev orodij pa ustvarja konzorcij za pregled potrebnih tehnologij. Takšen prehod naj bi zmanjšal stroške izdelave, vendar bo prinesel visoke stroške kapitala, saj bodo potrebne nove tovarne in nova generacija orodij za izdelavo sekancev. Intel ima v Arizoni tovarno, ki bi bila sposobna izdelave 450 mm, vendar je zamujala z naročanjem orodij, zato tudi številni prodajalci orodij zamujajo s ponudbo, zato je verjetno, da prva prava proizvodnja 450 mm rezin ne bo 2019 ali 2020 najpozneje.

Vse kaže, da je vse težje in dražje. Toda pri proizvodnji polprevodnikov je to že od začetka. Veliko vprašanje je vedno, ali bodo izboljšave zmogljivosti in dodatna gostota vredne dodatnih stroškov v proizvodnji.

ISSCC: Razširitev Mooreovega zakona

Kako razširiti Mooreov zakon je bila glavna tema na prejšnji mesec mednarodni konferenci o trdnih tokokrogih (ISSCC). Mark Horowitz, profesor z univerze Stanford in ustanovitelj podjetja Rambus, je opozoril, da je razlog, da danes računamo v vsem, zato, ker je računalništvo postalo poceni, in sicer zaradi Mooreovega zakona in Dennardovih pravil o skaliranju. To je pripeljalo do pričakovanj, da bodo računalniške naprave postale vedno cenejše, manjše in zmogljivejše. (Stanford je načrtoval uspešnost procesorjev sčasoma na cpudb.stanford.edu).

Vendar je opozoril, da je taktna frekvenca mikroprocesorjev prenehala spreminjati okoli leta 2005, ker je gostota moči postala problem. Inženirji so dosegli resnično mejo moči - ker čipov niso mogli bolj segreti, tako da so zdaj vsi računalniški sistemi omejeni na moč. Kot je ugotovil, se skaliranje moči - napajalna napetost - spreminja zelo počasi.

Prvi nagib industrije k rešitvi tega problema je sprememba tehnologije. "Na žalost nisem optimističen, da bomo našli tehnologijo, ki bi nadomestila CMOS za računalništvo, " je dejal za tehnične in ekonomske težave. Edini način, da se operacija na sekundo poveča, je torej zmanjšanje energije na operacijo, je dejal, nakazujejo, da imajo zato vsi danes večjedrne procesorje, tudi v svojih mobilnih telefonih. Toda težava je v tem, da ne morete nadaljevati z dodajanjem jeder, ker hitro dosežete točko zmanjšanja donosov v smislu energije in zmogljivosti. Oblikovalci CPU-ja o tem vedo že nekaj časa in že dlje časa optimizirajo CPU-je.

Horowitz je dejal, da ne smemo pozabiti na energijo, ki jo porabi spomin. V svoji predstavitvi je prikazal razčlenitev energije za trenutni neidentificirani 8-jedrni procesor, v katerem so jedra CPU-ja porabila približno 50 odstotkov energije, pomnilniki v matriku (L1, L2 in L3 predpomnilniki) pa ostalih 50 odstotkov. To ne vključuje niti zunanjega pomnilnika sistema DRAM, kar bi lahko pomenilo 25 odstotkov večje porabe energije sistema.

Številni ljudje govorijo o uporabi specializirane strojne opreme (na primer ASIC), ki je lahko energijo na operacijo tisočkrat boljša v primerjavi s splošnim procesorjem. Kot je opozoril Horowitz, pa je tu učinkovitost deloma tudi zato, ker se uporablja za posebne aplikacije (kot so obdelava modema, obdelava slik, stiskanje videoposnetkov in dekompresija), ki v bistvu ne dostopajo zelo do spomina. Zato se toliko pomaga z energijo - ne gre toliko za strojno opremo, ampak za premikanje algoritma na veliko bolj omejen prostor.

Slaba novica je, da to pomeni, da so aplikacije, ki jih lahko sestavite, omejene. Dobra novica je, da boste morda lahko zgradili bolj splošen motor, ki bi takšne aplikacije lahko obdelal z "visoko lokacijo", kar pomeni, da jim ni treba dostopati do pomnilnika. Na to se sklicuje kot na visoko lokalni računski model in na "šablon aplikacije", ki se lahko izvajajo na njem. To seveda zahteva nov model programiranja. Stanford je razvil domenski jezik, prevajalnik, ki lahko sestavi te šablonske aplikacije in jih zažene na FPGA in ASIC.

Tudi na konferenci ISSCC je predsednik Ming-Kai Tsai, predsednik in izvršni direktor MediaTeka, dejal, da se ljudje že od začetka devetdesetih sprašujejo, kako dolgo bo dejansko trajal Mooreov zakon. Toda kot je Gordon Moore leta 2003 na ISSCC dejal: "Nobena eksponenca ni večna. Vendar jo lahko za vedno odložimo." Industrija je naredila veliko delo v skladu z Mooreovim zakonom bolj ali manj, je dejal. Tranzistorski stroški nadaljujejo zgodovinski upad. Za stroške 100 gramov riža (približno 10 centov) ste leta 1980 lahko kupili le 100 tranzistorjev, do leta 2013 pa ste lahko kupili 5 milijonov tranzistorjev.

Tsai je dejal, da so mobilne naprave dosegle zgornjo mejo, ker procesorji ne morejo učinkovito delovati pri hitrostih nad 3 GHz in ker se tehnologija baterij ni veliko izboljšala. MediaTek se ukvarja s to težavo z uporabo večjedrnih procesorjev in heterogene večprocesiranja (HMP). Povedal je, da je podjetje prvi pravi 8-jedrni HMP procesor uvedlo leta 2013, v začetku tega tedna pa je objavilo 4-jedrni procesor, ki uporablja tehnologijo PTP (Performance, Thermal and Power) za nadaljnje povečanje zmogljivosti in zmanjšanje moči. Govoril je tudi o hitrem napredku v povezljivosti. Številne mobilne aplikacije, ki prej niso bile mogoče, so danes zaradi teh izboljšav omrežij WLAN in WWAN sposobne preživeti, je dejal.

MediaTek deluje na različnih tehnologijah za "Cloud 2.0", vključno z brezžičnimi polnilnimi rešitvami, "Aster" SoC za nosljive predmete (dimenzije le 5, 4x6, 6 milimetrov) in heterogenimi sistemi kot del fundacije HSA, je dejal. Za Tlak Cloud 2.0 bo značilno veliko več naprav - zlasti nosljivih - z veliko več radia; več kot 100 radia na osebo do leta 2030.

Tsai je poudaril, da bo velik izziv za Cloud 2.0 energija in pasovna širina. Prvi bo zahteval inovativne integrirane sisteme, strojne in programske rešitve; boljša tehnologija baterij; in nekatera oblika pridobivanja energije. Drugo pa bo zahtevalo učinkovitejšo uporabo razpoložljivega spektra, prilagodljiva omrežja in zanesljivejšo povezljivost.

Karkoli se bo zgodilo z izdelavo čipov, bo gotovo prišlo do novih aplikacij in novih odločitev, s katerimi se bodo spopadli izdelovalci čipov, oblikovalci izdelkov in končni uporabniki.