Intelov 10nm postopek: to je več kot le skaliranje čipov

V seriji predstavitev včeraj je Intel dal veliko več podrobnosti o prihodnjem 10nm postopku za izdelavo naprednih procesorjev, razkril nov 22nm FinFET postopek, namenjen manjši moči in nižjim stroškom, predlagal novo metriko za primerjavo vozlišč čipov in na splošno potisnil ideja, da je "Mooreov zakon živ in zdrav." Najbolj me je izstopala ideja, čeprav bodo procesorji še naprej postali bolj gosto , zahtevnost in stroški novih procesnih vozlišč bodo prisilili v popolno premišljevanje, kako naj bodo čipi oblikovani v prihodnosti.

Mark Bohr, Intel Senior Kolega in direktor procesne arhitekture in integracije je povedal Intelov običajni nastop o tem, kako vodi industrijo polprevodnikov v procesni tehnologiji. Povedal je, da ima Intel približno triletno prednost pred svojimi konkurenti, čeprav so livarne čipov, kot sta Samsung in TSMC, sredi uvajanja tako imenovanih 10nm procesov, preden se bodo proti koncu leta pojavili 10-nm izdelki Intela. Bohr je dejal, da je Intel predstavil večino glavnih napredkov industrije v zadnjih 15 letih, vključno z napetim silicijem, kovinskimi vrati z visokimi k in tranzistorji FinFET (ki jih je Intel sprva poimenoval Tri-Gate, čeprav se je odtlej vrnil k uporabi industrijskega standardnega imena).

Bohr je dejal, da številke vozlišč, ki jih uporabljajo vsi proizvajalci, niso več smiselne, in namesto tega pozval k novi meritvi na podlagi števila tranzistorjev, deljenega s površino celice, pri čemer NAND celice štejejo za 60 odstotkov meritve in Scan Flip-Flop Logične celice štejejo za 40 odstotkov (če želimo biti jasni, on ne misli na celice bliskovnega pomnilnika NAND, ampak na NAND ali logična vrata "negativni IN"). Tako dobite meritev tranzistorjev na kvadratni milimeter, Bohr pa je pokazal graf, ki odraža Intelove izboljšave v takšnem merilu, in sicer od 3, 3 milijona tranzistorjev / mm ² pri 45 nm do 37, 5 milijona tranzistorjev / mm2 pri 14 nm in premika do več kot 100 milijonov tranzistorjev / mm ² pri 10 nm.

V zadnjih nekaj letih je Intel kot meritev uporabljal logično višino nagibnih vrat, vendar Bohr je dejal, da to ne zajema več napredka, ki ga Intel dosega. Dejal je, da je ukrep ostal dober relativni način primerjava, vendar ni dal trde številke.

Bohr je dejal, da kljub temu, da se čas med vozlišči podaljšuje - Intel ne more več uvajati novih vozlišč na vsaki dve leti -, podjetje lahko doseže boljše kot običajno skaliranje površin, ki ga Intel imenuje " hiper skaliranje . "Pokazal je grafikon, ki prikazuje, da je Intel pri 14 nm in 10 nm zmogel, da je logično območje 37 odstotkov velikosti logičnega območja v prejšnjem vozlišču.

Bohr je opozoril, da se drugi deli procesorja - zlasti statični pomnilnik z naključnim dostopom in vezje vhodno-izhodni - ne krčijo z enako hitrostjo kot logični tranzistorji. Vse skupaj je dejal, da bodo izboljšave skaliranja omogočile Intel, da vzame čip, ki bi potreboval 100 mm ² pri 45nm in naredil enakovreden čip v samo 7, 6 mm ² na 10nm, ob predpostavki, da sprememb v lastnostih ni. (Seveda v resničnem svetu vsaka naslednja generacija čip doda več funkcij.)

Stacy Smith, Intelova izvršna podpredsednica za proizvodnjo, delovanje in prodajo, je dejala, da je zaradi dodatnega skaliranja med vozlišči, čeprav traja dlje časa, prišlo do enakih medletnih izboljšav kot prejšnja dveletnica sčasoma zagotovljena kadenca.

Ruth Brain, Intel Kolega in direktor tehnologije za medsebojno povezovanje in povezovanja, je govoril o obstoječi 14nm tehnologiji podjetja, ki so jo začeli izdelovati leta 2014, in dejal, da je po gostoti podobna 10nm izdelkom, ki jih drugi začnejo dobavljati letos.

Pojasnila je, kako je ta postopek uvedel " hiper skaliranje , "deloma z uporabo učinkovitejše tehnike večobritja za ustvarjanje lepših funkcij kot 80nm ali več vrst, ki jih lahko trenutni 193nm potopni bralniki ustvarijo v enem samem prehodu. Intel je dejal, da je s tehnologijo, imenovano" samoprilagojeno dvojno vzorčenje " "(SADP) lahko namesto metode Litho-Etch-Litho-Etch, ki jo uporabljajo drugi proizvajalci, dosežemo bolj natančne in dosledne rezultate, ki vodijo do boljših donosov in učinkovitosti.

Na splošno je Brain dejal uporabo hiper skaliranje rezultira v 1, 4-krat več enotah na dolar, kot bi to omogočalo tradicionalno skaliranje, in to bi pomenilo približno enakovredne prihranke, ki bi jih Intel dobil, če bi industrija prešla s 300 mm na silikonske rezine s 450 mm (stikalo, ki je široko razpravljali, vendar se zdi, da so za zdaj opuščeni).

Kaizad Mistry, podpredsednik podjetja in so-direktor razvoja logične tehnologije, je pojasnil, kako hiper skaliranje tehnike se uporabljajo pri 10 nm in je dal več podrobnosti o procesu 10nm podjetja, ki ga je opisal kot "polno generacijo pred" drugimi 10nm tehnologijami. Na splošno je dejal, da bo 10nm vozlišče prineslo bodisi 25-odstotno izboljšanje zmogljivosti pri isti moči ali skoraj 50-odstotno zmanjšanje moči pri isti zmogljivosti v primerjavi z 14nm vozliščem.

Mistry je v Intelovem postopku opisal uporabo naklona vrat 54nm in višine celice 272nm, 34-nm nagiba plavuti in najmanjšega kovinskega naklona 36 nm. V bistvu je dejal, da to pomeni, da imate plavuti, ki so 25 odstotkov višje in 25 odstotkov bolj razmaknjene kot pri 14 nm. Deloma je to doseglo z uporabo "samo poravnanega štirikolesnega vzorca", pri čemer je Intel razvil 14nm večtisočja in ga še bolj razširil, kar je omogočilo manjše funkcije. (Vendar bi opozoril, da se zdi, da to kaže, da nagib vrat ne bo tako hiter kot v prejšnjih generacijah.)

Dva nova hiper skaliranje Tudi napredek je pomagal, je dejal. Prvi od njih je "kontakt čez aktivno vrata ", kar pomeni, da lokacija, kjer vrata prečkajo a plavuti ustvariti tranzistor je zdaj neposredno nad vrhom, namesto tik pod njim. Povedal je, da je to prineslo še 10-odstotno povečanje površine nad skaliranjem tona. Druga tehnika, za katero je Mistry dejal, da je bila uporabljena že prej, vendar ne s FinFET tranzistorji, se imenuje "enojna lutkasta vrata". V generaciji 14 nm je dejal, da so Intelovi tranzistorji imeli na robu vsake logične celice polna "lutkasta vrata"; ob 10nm pa je Mistry dejal, da je na vsakem robu le polovica vrat. To zagotavlja še 20-odstotno korist za povečanje obsega, je dejal.

Kot je povedal Mistry, te tehnike omogočajo 2, 7-kratno izboljšanje gostote tranzistorjev in podjetju omogočajo izdelavo več kot 100 milijonov tranzistorjev na kvadratni milimeter.

Tudi Mistry je jasno povedal, da tako kot 14nm tudi vse večja dolžina časa med vozlišči procesa omogoča, da podjetje vsako vozlišče vsako leto nekoliko izboljša. Mistry opisano v splošnih pogojih načrtuje dve dodatni vozli 10nm proizvodnje z izboljšanimi zmogljivostmi. (Zdelo se mi je zanimivo - in malo zaskrbljujoče - da, čeprav ti grafikoni kažejo, da 10nm vozlišča očitno zahtevajo manj energije kot 14nm vozlišča, namigujejo, da prva 10nm vozlišča ne bodo ponudila toliko zmogljivosti kot najnovejša 14nm.)

Povedal je, da bo 10nm ++ proces prinesel dodatnih 15 odstotkov boljše zmogljivosti pri isti moči ali 30-odstotno zmanjšanje moči ob isti zmogljivosti v primerjavi s prvotnim 10nm procesom.

Kasneje je bil Murthy Renduchintala, predsednik stranke in IoT podjetij in sistemov za arhitekturo sistemov, bolj ekspliciten, in dejal, da si osrednji izdelki vsako leto prizadevajo za več kot 15-odstotno izboljšanje učinkovitosti na "letni kadenci izdelka."

Bohr se je vrnil, da je opisal nov postopek, imenovan 22 FFL, kar pomeni 22nm obdelavo z uporabo nizkotesnih FinFET-ov. Povedal je, da ta postopek omogoča do 100-kratno zmanjšanje uhajanja električne energije v primerjavi z običajnimi planarnimi tehnologija, in bi imel višje gostoto kot kateri koli drug 22nm postopek, skupaj z možnostjo boljših zmogljivosti FinFET. Tu je zanimivo, da lahko čip zasnova uporablja dve različni vrsti tranzistorjev znotraj enega čipa; visokozmogljivi tranzistorji za stvari, kot so obdelava aplikacij in tranzistorji z majhnim uhajanjem za vezja, ki so vedno vseskozi povezana.

Ta zasnova je morda zasnovana tako, da konkurira drugim 22nm postopkom, kot je 22nm proces FDX Global Foundries (silicij na izolatorju). Zdi se, da se z 22nm izognete dvojnemu vzorčenju in dodatnim stroškom, ki jih zahtevajo tesnejša vozlišča, a kljub temu dosežete dobro zmogljivost.

Renduchintala je govoril o tem, kako ima Intel kot integriran proizvajalec naprav (IDM) - podjetje, ki oblikuje procesorje in jih proizvaja -, prednost "spojitve med tehnologijo procesov in razvojem izdelkov." Podjetje lahko izbira med več vrstami IP in procesnih tehnik, vključno z izbiro tranzistorjev, ki ustrezajo vsakemu delu njegove zasnove, je dejal.

Najbolj zanimivo se mi je zdelo njegova razprava o tem, kako se oblikovanje procesorjev giblje od tradicionalnega monolitnega jedra do dizajna "mix and match". Ideja o heterogenih jedrih ni nič novega, a ideja, da bi lahko imeli različne dele procesorja, zgrajene na matricah z uporabo različnih procesov, ki so vsi povezani, bi lahko bila velika sprememba.

To lahko omogoči vgrajeni večpovezavni most (EMIB), ki ga je Intel začel dobavljati s svojimi nedavnimi tehnologijami Stratix 10 FPGA in razpravljali o uporabi v prihodnjih strežniških izdelkih Xeon na nedavni dan vlagateljev.

Renduchintala je opisal prihodnji svet, v katerem bi procesor morda imel procesorska in procesorska jedra proizvedena na najnovejših in najgostejših procesih, s stvarmi, kot so IO komponente in komunikacije, ki od povečane gostote ne koristijo tako veliko naprej zgodnejši postopek in druge stvari na še starejših vozliščih. Vsi ti matričniki bi bili povezani s tem mostom EMIB, ki omogoča hitrejše povezave kot tradicionalni paketi z več čipi, vendar je v primerjavi z uporabo silikonskega vmesnika nižji.

Če se vse to zgodi, se lahko spremeni celoten okvir novih procesorjev. Od pridobivanja novega procesorja, ki bi bil v celoti narejen na novem postopku vsakih nekaj let, bomo morda krenili v smer svet kar vključuje veliko bolj postopno spremembo procesne tehnologije samo v delih čipa. To odpira tudi možnost dodajanja več stvari v sam čip, od vključevanja več IO sestavni deli, na različne vrste spomina. Na dolgi rok bi to lahko pomenilo velike spremembe v delovanju čipov in sistemov, ki jih napajajo.

Michael J. Miller je glavni informacijski direktor zasebne naložbene družbe Ziff Brothers Investments. Miller, ki je bil od leta 1991 do 2005 glavni urednik PC Magazine , je avtor tega spletnega dnevnika za PCMag.com delil svoje misli o izdelkih, povezanih z osebnim računalnikom. Na tem spletnem dnevniku ne ponujamo nasvetov za naložbe. Vse dolžnosti se odpovedujejo. Miller dela ločeno za zasebno investicijsko podjetje, ki lahko kadar koli investira v podjetja, katerih produkte razpravlja na tem spletnem dnevniku, in razkritja transakcij z vrednostnimi papirji ne bo.